電子發(fā)燒友網(wǎng)報道（文/吳子鵬）英特爾CEO基辛格此前表示，摩爾定律并沒有失效，只是變慢了，節(jié)奏周期正在放緩至三年。當(dāng)然，摩爾定律不僅是周期從18個月變?yōu)榱?年，且開發(fā)先進制程成本高昂，經(jīng)濟效益也變得越來越差。在這種情況下，超越摩爾逐漸成為打造高算力芯片的主流技術(shù)。

超越摩爾是后摩爾定律時代三大技術(shù)路線之一，強調(diào)利用層堆疊和高速接口技術(shù)將處理、模擬/射頻、光電、能源、傳感等功能單元集成在一個系統(tǒng)內(nèi)，實現(xiàn)系統(tǒng)性能的提升，并降低大型SoC的開發(fā)成本。當(dāng)前，先進封裝技術(shù)路線非常多，且各家公司主攻方向不同，呈現(xiàn)百花齊放、百家爭鳴的狀態(tài)。

近日，在博聞創(chuàng)意會展（深圳）有限公司主辦的elexcon2024深圳國際電子展上，專門設(shè)立了主題為“系統(tǒng)級封裝SiP”的專業(yè)論壇，會議內(nèi)容涵蓋Chiplet芯片設(shè)計與測試、Chiplet互聯(lián)標(biāo)準(zhǔn)與生態(tài)、2.5D/3D IC封裝技術(shù)和SiP封裝量產(chǎn)方案等。

博聞創(chuàng)意會展（深圳）有限公司主辦的
elexcon2024深圳國際電子展“系統(tǒng)級封裝SiP”論壇

Chiplet異構(gòu)集成的機遇和挑戰(zhàn)

如上所述，先進封裝是指封裝更多的集成電路 (IC) 以提高性能的多種創(chuàng)新技術(shù)，包括扇出 (FO) 型封裝、晶圓級芯片規(guī)模封裝 (WLCSP)、倒裝芯片球柵陣列 (fcBGA)、倒裝芯片CSP (fcCSP)、系統(tǒng)級封裝 (SiP) 和2.5D/3D堆疊封裝等。因此，在先進封裝發(fā)展過程中，Chiplet（芯粒）異構(gòu)集成是重要的底層技術(shù)之一。

與傳統(tǒng)單片器件相比，Chiplet的設(shè)計和制造流程明顯不同。芯和半導(dǎo)體聯(lián)合創(chuàng)始人&總裁代文亮博士在elexcon2024深圳國際電子展“系統(tǒng)級封裝SiP”論壇上演講時表示，Chiplet異構(gòu)集成正在推動高效能算力升級。傳統(tǒng)單片器件的方式存在“存儲墻”的問題，數(shù)據(jù)讀取不僅延遲高，而且會產(chǎn)生額外的功耗和熱量，通過將3DIC Chiplet、HBM和異構(gòu)集成芯片技術(shù)融合，能夠?qū)崿F(xiàn)更高效能的算力架構(gòu)體系。

芯和半導(dǎo)體聯(lián)合創(chuàng)始人、總裁 代文亮博士

因此，Chiplet異構(gòu)集成在當(dāng)前大型SoC的設(shè)計制造過程中被廣泛采用，代文亮博士在演講中列舉了幾個例子，包括英特爾Gaudi 3、AMD Instinct MI300X加速器和英偉達Blackwell 200等。簡單解讀一下英特爾Gaudi 3，這是英特爾子公司Habana Labs推出的下一代Gaudi高性能人工智能加速器。英特爾Gaudi 3使用2.5D CoWoS封裝來鏈接四個HBM2內(nèi)存堆棧，每個堆棧8 GB，總共32 GB內(nèi)存，聚合帶寬為1 TB/s。

代文亮博士稱，高算力終端正在讓Chiplet異構(gòu)集成系統(tǒng)加速下沉，包括數(shù)據(jù)中心領(lǐng)域的數(shù)據(jù)處理存儲、AI訓(xùn)練和推理、數(shù)據(jù)交換傳輸?shù)刃枨螅珹I終端領(lǐng)域的意識識別響應(yīng)、數(shù)據(jù)處理存儲等需求，以及智能汽車領(lǐng)域的自動駕駛ADAS、智能座艙體驗等需求，都廣泛采用了Chiplet異構(gòu)集成系統(tǒng)。不過，他也強調(diào)，目前Chiplet異構(gòu)集成系統(tǒng)尚處于產(chǎn)業(yè)早期，生態(tài)還不太成熟，需要頭部芯片廠商、行業(yè)組織機構(gòu)和下游應(yīng)用廠商攜手努力，共同完善產(chǎn)業(yè)生態(tài)建設(shè)。

從產(chǎn)業(yè)發(fā)展現(xiàn)狀來看，目前Chiplet異構(gòu)集成在Die to Die互聯(lián)標(biāo)準(zhǔn)、先進封裝和材料等方面都沒有形成統(tǒng)一的行業(yè)標(biāo)準(zhǔn)。比如在Die to Die互聯(lián)標(biāo)準(zhǔn)方面，目前UCIe、BoW、AIB、XSR、CCITA等標(biāo)準(zhǔn)都有行業(yè)巨頭在推動，企業(yè)在打造Chiplet異構(gòu)集成系統(tǒng)時需要盡可能多地考慮這些標(biāo)準(zhǔn)，以提升功能Die的普適性。

當(dāng)然，也有機構(gòu)在推動Chiplet異構(gòu)集成在Die to Die互聯(lián)標(biāo)準(zhǔn)上的統(tǒng)一，那就是UCIe產(chǎn)業(yè)聯(lián)盟。UCIe的全稱是Unified Chiplet Interconnect Express，定義了提供高帶寬、低延遲、高效率、低成本的Die間互聯(lián)的協(xié)議，用于CPU/CPU之間，CPU/Accellerator之間以及CPU和IO Die之間的互聯(lián)。

UCIe產(chǎn)業(yè)聯(lián)盟由英特爾牽頭，聯(lián)合了臺積電、三星、日月光（ASE）、AMD、Arm、高通、谷歌、Meta（Facebook）、微軟等行業(yè)巨頭，目前共有超過120多家公司加入。在elexcon2024深圳國際電子展“系統(tǒng)級封裝SiP”論壇上，阿里云智能集團首席云服務(wù)器架構(gòu)師和研發(fā)總監(jiān)、CXL和UCIe董事會成員陳健為大家詳細(xì)介紹了UCIe協(xié)議的迭代以及UCIe 2.0里面的重要更新。

阿里云智能集團首席云服務(wù)器架構(gòu)師和研發(fā)總監(jiān)、CXL和UCIe董事會成員 陳健

陳健稱，UCIe主要注重四大關(guān)鍵維度的演進，分別是：

·帶寬密度

減少IO對硅片面積的影響，滿足AI對高算力密度的需求。

·靈活性
高效支持自定義協(xié)議。
·可靠性
確保SiP的使用壽命。
·可測性
滿足單硅片和多硅片的測試要求。

這些特性在UCIe 2.0規(guī)范更新中都得到了體現(xiàn)。今年8月初，UCIe產(chǎn)業(yè)聯(lián)盟正式推出了UCIe 2.0規(guī)范，增加了對可管理性標(biāo)準(zhǔn)化系統(tǒng)架構(gòu)的支持，并從整體上解決了SiP生命周期中從排序到現(xiàn)場管理的多個小芯片的可測試性、可管理性和調(diào)試（DFx）的設(shè)計挑戰(zhàn)。引入可選的可管理性特性和UCIe DFx架構(gòu)（UDA），其中包括每個芯片內(nèi)用于測試、遙測和調(diào)試功能的管理結(jié)構(gòu)，實現(xiàn)了與供應(yīng)商無關(guān)的芯片互操作性，為SiP管理和DFx操作提供了靈活統(tǒng)一的方法。

同時，UCIe 2.0規(guī)范不僅顯著提高了帶寬密度和能效，還全面兼容了前代版本UCIe 1.1和UCIe 1.0，為行業(yè)用戶提供了更加靈活和強大的解決方案。

先進封裝和Chiplet異構(gòu)集成相輔相成

在打造高算力芯片的過程中，Chiplet異構(gòu)集成和先進封裝技術(shù)屬于是相互配合、相互促進。Chiplet異構(gòu)集成是以小芯片的方式滿足人工智能、網(wǎng)絡(luò)、自動駕駛、高端PC 和高端游戲等領(lǐng)域的高算力需求，要將這些小芯片融合在一起，就離不開先進封裝技術(shù)。因而，先進封裝正在成為將多個Die集成到單個封裝中的關(guān)鍵解決方案。

同時，Chiplet異構(gòu)集成也在影響先進封裝技術(shù)的發(fā)展，比如基板封裝（Substrate packaging）、硅中介層封裝（Silicon-interposer packaging）是應(yīng)用于Chiplet異構(gòu)集成的重要封裝技術(shù)。目前，產(chǎn)業(yè)界正在積極探索玻璃基板和玻璃中介層。如果是將硅中介層換成玻璃中介層，就可以將芯片集成到大型封裝中，同時提供更好的平整度，這對于HPC和AI應(yīng)用程序至關(guān)重要。

當(dāng)然，目前晶圓代工廠和封測廠商對于先進封裝的理解會有區(qū)別，因此提供的先進封裝方案也會有差異。市場主流當(dāng)屬臺積電，目前該公司IC先進封裝主要有TSMC-SoIC、InFO、CoWoS等，其中InFO是一種先進的扇出型晶圓級封裝（FOWLP）技術(shù)，直接在芯片的外圍形成更多的I/O連接點，技術(shù)拓展包括InFO-PoP、InFO-oS、InFO-LSI等；CoWoS是一種先進的2.5D封裝技術(shù)，將多個不同功能的芯片首先封裝到中介層上，然后將該結(jié)構(gòu)封裝在基板上，技術(shù)拓展包括CoWoS-S、CoWoS-R、CoWoS-L；TSMC-SoIC是3D IC封裝方案，采用了無凸點的直接鍵合技術(shù)，主要包括CoW（Chip-on-Wafer）和WoW（Wafer-on-Wafer）兩種形式。

在elexcon2024深圳國際電子展“系統(tǒng)級封裝SiP”論壇上，日月光半導(dǎo)體制造股份有限公司資深副總陳光雄在《異質(zhì)整合的創(chuàng)新與發(fā)展》主題報告中也介紹了日月光公司的先進封裝方案。

日月光半導(dǎo)體制造股份有限公司資深副總陳光雄

陳光雄首先談到了日月光的VIPack平臺先進封裝技術(shù)。VIPack由六大核心封裝技術(shù)支柱組成，透過全面性整合的生態(tài)系統(tǒng)協(xié)同合作，包括基于高密度RDL的FOPoP、FOCoS、FOCoS-Bridge、FOSiP，以及基于硅穿孔（TSV）的2.5D/3D IC和Co-Packaged Optics。

其次，陳光雄介紹了日月光的SiPack平臺，屬于SiP 2.0平臺，主要優(yōu)化了尺寸、整合度、成本、開發(fā)周期、電性能和可靠性。具體表現(xiàn)為：
·減小尺寸，減少布局和組件數(shù)量，簡化最終用途設(shè)計；
·減少封裝、測試和包裝成本；
·實現(xiàn)更靈活的模塊化設(shè)計；
·降低系統(tǒng)總成本；
·帶來更好的系統(tǒng)可靠性；
·增強環(huán)境和系統(tǒng)內(nèi)的EMI屏蔽。

陳光雄舉例稱，借助日月光的SiPack平臺，客戶可以將原來55*112mm的PCB方案，縮小成一個18*18mm的先進封裝方案，方案面積顯著縮小，系統(tǒng)功率密度顯著提升。

結(jié)語

根據(jù)Yole的統(tǒng)計數(shù)據(jù)，2023年全球先進封裝市場規(guī)模約為439億美元左右，同比增長19.62%。同時，預(yù)測數(shù)據(jù)顯示，2024年全球先進封裝市場份額將在整個封裝市場中達到49%，預(yù)計將在2025年正式超越傳統(tǒng)封裝

先進封裝和Chiplet異構(gòu)集成是打造高算力芯片的關(guān)鍵手段。當(dāng)然，目前還處于產(chǎn)業(yè)初期，主要圍繞晶圓代工巨頭和封裝巨頭展開，未來將輻射到整個IC行業(yè)，進一步釋放這個組合的潛力。在博聞創(chuàng)意會展（深圳）有限公司主辦的elexcon2024深圳國際電子展上，我們也清晰地看到，廠商在尋求統(tǒng)一，這樣技術(shù)的前景才會更好。

關(guān)于elexcon2024深圳國際電子展

elexcon2024深圳國際電子展于2024年8月27-29日在深圳會展中心(福田)舉辦。匯聚400+家全球優(yōu)質(zhì)品牌廣商齊聚現(xiàn)場，打造電子全產(chǎn)業(yè)鏈創(chuàng)新展示、一站式采購及技術(shù)交流平臺。集中展示集成電路、嵌入式系統(tǒng)、電源管理/功率器件、電子元件與供應(yīng)鏈、OSAT封裝服務(wù)、Chiplet異構(gòu)集成產(chǎn)業(yè)鏈專區(qū)、3D IC設(shè)計/EDA工具、IC載板/玻璃基板、先進材料、半導(dǎo)體制造專用設(shè)備等熱門產(chǎn)品；展會期間還將舉辦一系列技術(shù)論壇，展示全球產(chǎn)業(yè)動態(tài)及未來技術(shù)趨勢。參展/演講/贊助請聯(lián)系：0755-8831 1535，更多展會詳情請登錄：m.cdyanxi.cn 。