今天，最先進(jìn)的大算力芯片研發(fā)，正展現(xiàn)出一種拼搭積木式的“角逐”。誰的“拆解”和“拼搭”方案技高一籌，誰就更有機(jī)會(huì)在市場(chǎng)上贏得一席之地。隨著chiplet概念的不斷發(fā)酵，chiplet架構(gòu)和異構(gòu)計(jì)算也逐漸從頭部大廠偶爾為之的驚鴻一現(xiàn)，演變?yōu)楦咝阅苄酒男鲁B(tài)。

與此同時(shí)，一場(chǎng)席卷全球的AIGC競(jìng)賽，加劇了高性能芯片的需求。面對(duì)昂貴且一票難求的高性能賽道，新入局者不得不尋求更經(jīng)濟(jì)和更快速的方式，從而反哺了chiplet生態(tài)。

在高性能計(jì)算和人工智能應(yīng)用中，由于SoC的尺寸已接近reticle size，設(shè)計(jì)者被迫將SoC分割成更小的芯片，并將其封裝在一起。這些分解的die需要超短距離及高數(shù)據(jù)速率的die間互連。除了帶寬，die與die之間的連接必須確?？煽浚⒕哂袠O低的延遲和功率效率。

Die-to-Die接口定義

Die-to-die接口是在同一個(gè)封裝內(nèi)的兩個(gè)die之間提供數(shù)據(jù)接口的功能模塊，它提供了一種可靠、高帶寬的芯片間互連方式，使不同的dielet可以在系統(tǒng)級(jí)別上進(jìn)行連接和協(xié)同工作。為了實(shí)現(xiàn)功效和高帶寬，它們利用了連接裸片的極短通道的特征。

Die-to-die接口通常由一個(gè)PHY和一個(gè)控制器模塊組成，在兩個(gè)die的內(nèi)部結(jié)構(gòu)之間建立可靠的數(shù)據(jù)連接。倘若沒有die-to-die接口，die之間的通信會(huì)變得十分困難。

Die-to-die接口作為一種互聯(lián)技術(shù)，是為支持chiplet設(shè)計(jì)而誕生的。其背后的chiplet架構(gòu)為應(yīng)用需求驅(qū)動(dòng)，經(jīng)歷了三個(gè)時(shí)期的發(fā)展迭代。

同構(gòu)拆分：首先，是成本的迭代。大型SoC被拆分為多個(gè)相同設(shè)計(jì)的同質(zhì)die，單獨(dú)流片，從而提高制造效率并降低成本。典型案例：AMD Zen/Zen+，在性能不變的情況下實(shí)現(xiàn)了40%的成本降幅。

同構(gòu)擴(kuò)展：而后，是性能的提升。通過把更多的功能單元拼接在一起，進(jìn)行橫向擴(kuò)展，從而實(shí)現(xiàn)更高的計(jì)算能力和內(nèi)存容量；這對(duì)于處理大規(guī)模的神經(jīng)網(wǎng)絡(luò)和海量數(shù)據(jù)的AI訓(xùn)練任務(wù)非常有益。

一個(gè)典型代表是Tesla DoJo，在Dojo芯片系統(tǒng)中，D1芯片是Dojo系統(tǒng)的基本算力單元（chiplet），每個(gè)Dojo則包含了25個(gè)D1及40個(gè)專用的IO芯片，使用TSMC的system-on-wafer技術(shù)集成到一起，實(shí)現(xiàn)超大算力支持。

模塊化異構(gòu)組合：隨著chiplet發(fā)展到3D架構(gòu)，chiplet 逐漸演變模塊化單元，并分化為功能die和互連die兩種單元類型。常見的功能die如CPU、GPU、Senser、Wireless、光電等模塊，專注于不同的任務(wù)和功能的實(shí)現(xiàn)；互連die則通常包含一些關(guān)鍵的硬件組件，以實(shí)現(xiàn)功能die之間的高速數(shù)據(jù)傳輸和通信。通過組合不同功能的芯片模塊，有助于芯片更靈活、更容易地實(shí)現(xiàn)擴(kuò)展和定制。

典型案例如Intel的Ponte Vecchio。由于使用chiplet設(shè)計(jì)，Intel得以在良率可控的情況下加入了大量的Xe核和海量緩存：包括128個(gè)Xe核，64MB的register file，64MB的L1 cache和408MB的L2 cache，共63顆chiplet（47個(gè)功能單元）。Ponte Vecchio系統(tǒng)可以實(shí)現(xiàn)839 TFLOPS的峰值浮點(diǎn)數(shù)算力以及1678 TOPS的峰值整數(shù)算力。

從Intel Lakefield/Ponte Vecchio到AMD MI300再到Nvidia的GRACE+HOPPER，在實(shí)現(xiàn)如此高算力的超大規(guī)模芯片系統(tǒng)中，chiplet模塊化技術(shù)可謂居功至偉。與此同時(shí)，模塊化架構(gòu)也催生了互聯(lián)設(shè)計(jì)方式的變革。

高速互聯(lián)芯粒IO Die，是一種獨(dú)立于CPU核心芯片的dielet。IO Die中通常包含各種負(fù)責(zé)互連的功能模塊，負(fù)責(zé)進(jìn)行其他功能單元的互連。在AMD的Zen 2架構(gòu)中，首次采用了分離的IO Die設(shè)計(jì)，這是Chiplet架構(gòu)中的一大里程碑事件。

AMD實(shí)現(xiàn)chiplet設(shè)計(jì)的方式是將CPU與IO單元分離，分別稱為CCD（Core Chiplet Die）、IOD（IO die）。在一代Zen架構(gòu)中，每顆CCD都包含IO部分，1-4組CCD單元實(shí)現(xiàn)了8-32核的并行，通過 IFOP（Infinity Fabric on Package）互連技術(shù)相連；Zen 2架構(gòu)中，IO核心被剝離了出來，用IO Die連接所有CPU core。CCD中包括CPU核心、緩存，后者包括各類控制器和輸入輸出。IO die在AMD的Zen系列里一直沿用至今。

總的來說，IO die設(shè)計(jì)可以提高系統(tǒng)的性能、可靠性和可擴(kuò)展性，且可以降低制造成本和電源消耗。此外，IO die可以選擇最適合的工藝節(jié)點(diǎn)，不必緊跟CPU Core采用最先進(jìn)的工藝節(jié)點(diǎn)，可以每?jī)扇幚砥鞲碌臅r(shí)候再做一次大的迭代。

作為IO die技術(shù)的開拓者，AMD采用IO Die分離互連單元，打造高性能服務(wù)器芯片的策略，已經(jīng)形成了正向的反饋。雖然在chiplet誕生初期，IO die主要由AMD等大廠根據(jù)自身產(chǎn)品需求自行研發(fā)，但隨著CPU、GPU和其他高性能芯片領(lǐng)域廠商的崛起，加大了對(duì)通用IO die的需求。應(yīng)市場(chǎng)需求，國內(nèi)也出現(xiàn)了一些技術(shù)能力強(qiáng)、業(yè)務(wù)快速增長(zhǎng)的第三方通用IO die供應(yīng)商，如奇異摩爾。

奇異摩爾的IO Die方案主要面向高端服務(wù)器、自動(dòng)駕駛、DPU、Edge AI、5G等高性能場(chǎng)景。通過在IO Die中集成超高速D2D接口，全集成高速接口以及超高速互聯(lián)網(wǎng)絡(luò)等模塊，產(chǎn)品適用于計(jì)算密集的場(chǎng)景，并支持多場(chǎng)景設(shè)計(jì)復(fù)用，能助力高性能計(jì)算客戶實(shí)現(xiàn)產(chǎn)品性能的成倍提升，研發(fā)成本和量產(chǎn)時(shí)間的下降。

隨著超高規(guī)模和異構(gòu)計(jì)算的快速發(fā)展，3DIC正成為一股重要的技術(shù)方向。在3D Chiplet架構(gòu)中，互連芯粒IO die逐漸演成變?yōu)?DIC的高性能互聯(lián)底座 “Base die”。

Base die較IO die面積更大，除了IO die中的互聯(lián)模塊，還可以把原本集成在SoC中的Power、SRAM、I/O等非數(shù)字功能模塊拆分并拼搭進(jìn)去，從而構(gòu)成一個(gè)高度集成并節(jié)能的多核異構(gòu)計(jì)算架構(gòu)，同時(shí)實(shí)現(xiàn)上層的邏輯芯片面積最大化和芯片單位面積的最小化。

在互聯(lián)方面，Base die支持水平方向和垂直方向的異構(gòu)芯片互連。垂直方向，通過TSV、microbump等3D互連技術(shù)與頂層邏輯芯粒、substrate垂直通信，從而以最小限度實(shí)現(xiàn)die與die之間的互連、片外連接，顯著提高芯粒集成密度。Base die適用于數(shù)據(jù)中心CPU/GPU/AI，智能汽車等工作負(fù)載居高不下的領(lǐng)域。

以Intel lakefield為例，設(shè)計(jì)為3D立體模塊化堆疊，由 3 層 die 組成。其中，底層的Base die 以Intel 22節(jié)點(diǎn)制造，主要包含各種協(xié)議的 IO 功 能，如USB，PCIe等，將中間層基于10nm制造的computing die（計(jì)算單元、圖形單元和顯示單元）堆疊在其上，并通過High current TSVs 與上層的功能單元互連。通過這種設(shè)計(jì)，Lakefield得以把更多的面積留給computing die，最終實(shí)現(xiàn)了10倍的SoC功率提升，2倍的圖形性能提升和2倍PCB面積下降。同類Base die設(shè)計(jì)還有AMD的旗艦級(jí)芯片MI300等。

隨著高性能芯片需求的增長(zhǎng)，Base die市場(chǎng)不斷擴(kuò)張，國內(nèi)也崛起了一些相關(guān)的產(chǎn)品研發(fā)企業(yè)，如奇異摩爾，國內(nèi)首批專注于chiplet的研發(fā)企業(yè)，面向數(shù)據(jù)中心、自動(dòng)駕駛、下一代個(gè)人計(jì)算平臺(tái)等高性能算力場(chǎng)景提供3D chiplet架構(gòu)的IO Die 和 Base die 解決方案。致力于以數(shù)據(jù)存儲(chǔ)和傳輸為中心，通過互聯(lián)芯粒連接和調(diào)度不同類型計(jì)算單元，成為大規(guī)模分布式異構(gòu)計(jì)算平臺(tái)的基石。

Chiplet 生態(tài)發(fā)展至今，我們看到了它作為一種全新的技術(shù)，從內(nèi)部自研到開放的發(fā)展過程：

內(nèi)部自研：

Chiplet技術(shù)發(fā)展早期，如AMD等大型芯片制造商開始試水chiplet，但往往局限于企業(yè)內(nèi)部獨(dú)立研發(fā)和應(yīng)用，且僅應(yīng)用于一些高端產(chǎn)品，如服務(wù)器和高性能計(jì)算等，組裝和測(cè)試等方面仍存在技術(shù)瓶頸。

半開放期：

目前，隨著chiplet技術(shù)的不斷成熟和商業(yè)化的推廣，越來越多的芯片廠商、設(shè)計(jì)公司和封裝測(cè)試廠商開始關(guān)注和使用chiplet技術(shù)。Chiplet應(yīng)用范圍日益擴(kuò)大，如各類處理器、加速器、芯片組和存儲(chǔ)器，從高性能服務(wù)器直至小型化電子產(chǎn)品；組裝和測(cè)試技術(shù)也得到了進(jìn)一步的改進(jìn)和完善；此外，市場(chǎng)上關(guān)于chiplet技術(shù)相關(guān)的產(chǎn)品和服務(wù)不斷涌現(xiàn)，chiplet作為一種芯片技術(shù)，其商業(yè)化應(yīng)用趨勢(shì)也促進(jìn)了整個(gè)芯片生態(tài)系統(tǒng)的升級(jí)和發(fā)展。

全面開放：

隨著chiplet技術(shù)的發(fā)展，未來會(huì)出現(xiàn)越來越多的產(chǎn)業(yè)鏈公司，專注于chiplet產(chǎn)業(yè)鏈各環(huán)節(jié)，及由chiplet系統(tǒng)級(jí)設(shè)計(jì)、EDA/IP、芯粒（核心、非核心、IO Die、Base Die）、制造、封測(cè)組成的完整chiplet生態(tài)鏈。

在我國，目前具備3D異構(gòu)芯片整體能力的芯片廠商極少，大多數(shù)芯片廠商還是依賴IP廠商提供并行物理層或者串行物理層IP，F(xiàn)ab廠商提供先進(jìn)封裝能力，一個(gè)完整的、面向 chiplet芯片的社會(huì)分工體系亟待形成。

作為國內(nèi)第一批專注于2.5D-3D Chiplet服務(wù)的公司，奇異摩爾集合了一批全球大廠具有chiplet量產(chǎn)經(jīng)驗(yàn)的核心團(tuán)隊(duì)，在Base die和IO Die方面具有先發(fā)優(yōu)勢(shì)。奇異摩爾擁有多項(xiàng)芯片互聯(lián)關(guān)鍵基礎(chǔ)技術(shù)，包括高性能互連底座Base die、高速互聯(lián)芯粒IO die等，這些技術(shù)作為高密度、低延遲互連實(shí)現(xiàn)的關(guān)鍵，在chiplet系統(tǒng)運(yùn)行方面起著關(guān)鍵作用。

基于Chiplet架構(gòu)、通用互連芯粒、設(shè)計(jì)工具，及海量第三方芯粒庫，奇異摩爾致力于打造全球領(lǐng)先的chiplet通用產(chǎn)品解決方案?？蛻糁恍枳匝胁糠趾诵男玖?，復(fù)用其他通用單元進(jìn)行設(shè)計(jì)組合，即可快速構(gòu)建所需專屬高性能芯片，極大降低研發(fā)成本和設(shè)計(jì)周期。同時(shí)，經(jīng)由Chiplet超高速互聯(lián)形成超大規(guī)模系統(tǒng)級(jí)芯片(M-SOC)， 助力提升芯片性能和能效，共同突破摩爾定律邊界。 

除Base die、IO die等芯粒產(chǎn)品之外，奇異摩爾還有更多的軟硬件產(chǎn)品和解決方案，如die-to-die 接口IP，chiplet軟件設(shè)計(jì)平臺(tái)等，全面覆蓋2.xD、2.5D到3D的chiplet架構(gòu)，為客戶提供從chiplet組合方案設(shè)計(jì)、芯粒打樣封測(cè)到量產(chǎn)管理服務(wù)的全鏈路解決方案。

作為半導(dǎo)體領(lǐng)域最為熱門的技術(shù)路線，chiplet已被許多頭部公司納入實(shí)踐。但這場(chǎng)基于制程與生態(tài)圈的革命，絕非僅靠一兩家行業(yè)巨頭的努力就可以實(shí)現(xiàn)，它需要一個(gè)成熟生態(tài)體系的群策群力，全產(chǎn)業(yè)鏈每一個(gè)環(huán)節(jié)的深度參與、合作。在這個(gè)生態(tài)圈中，從前端的EDA、設(shè)計(jì)公司，代工廠、封裝企業(yè)，每一環(huán)的意義都非同尋常且不可替代。

此外，2023年第七屆中國系統(tǒng)級(jí)封裝大會(huì)SiP China即將登陸，奇異摩爾產(chǎn)品及解決方案副總裁?？|先生作為大會(huì)主席團(tuán)成員，將在展前直播環(huán)節(jié)與各位探討Chiplet實(shí)現(xiàn)的挑戰(zhàn)/機(jī)會(huì)。敬請(qǐng)掃碼預(yù)約，5月30日線上見。